半導体の低消費電力技術とは電子部品である半導体素子内部での消費電力を削減する技術のことである。本項ではデジタル半導体の低消費電力技術について記述する。モーター機器の制御を司る電力制御半導体を中心に、アナログ半導体にも消費電力削減は必要であるが、本項では扱わない。1980年代には、バイポーラ半導体からCMOS半導体へと技術シフトがあり、大きな電力削減効果が得られたが、その後は主に集積回路の設計を微細化するという手法によって消費電力の削減が行なわれている。2009年現在では、デジタル半導体素子の消費電力を削減するには、比較的小さな効果のある、多数の低消費電力技術の組み合わせによって省電力化が実現されている。これらの技術は大きく分けて「回路設計の工夫」と「プロセス技術の改良」の2つに分類できる。主に2つの要因によって半導体の低消費電力技術が求められる。ともに回路の微細化によるリーク電流の増大と、動作クロックの高速化によるスイッチングロスの増大が直接の原因である。2009年4月現在、高機能デジタル半導体の最先端プロセスは45nm-65nm世代であり、今後は35nm世代へと移行することでさらにスイッチング電力とリーク電力が増加する。以下に具体的な半導体の低消費電力技術を示す。これらの技術の名称は多くが開発した各半導体メーカーが独自に付けた名前であり、必ずしも業界公認の統一された名称とは限らない。似た技術が異なった名前で語られることもある。各メーカーの営業・マーケティング活動に使用されることもある。各名称の後には通常「xxx技術」が付く。半導体の微細化によって生じるリーク電流の根本的な解決策は、プロセス技術の改良によってリーク電流を小さくすることである。リーク電流を分析すると、オフ時にチャネルを流れてしまう「サブスレッショルド・リーク」、ソースとドレインから基板に漏れる「ジャンクション・リーク」、ゲートから漏れ出す「ゲート絶縁膜リーク」の3つに分かれる。微細化が半導体上の回路に及ぼす影響としては、接近した配線同士が形成するコンデンサの容量が大きくなるため両者の間に大きな電流が流れる現象と、もう一つ、微細化によって薄くなった絶縁膜をトンネル効果によって電流が通り抜けてしまう現象がある。前者は配線部分で問題となり、配線部分より極端に薄いゲート絶縁膜の部分では後者が問題となる。両者は全く逆の対応が必要であり、前者の場合は薄くても誘電率の低い（low-k）材料や空隙を利用することが解決策になるのに対し、後者は薄くせずに大きな誘電率を確保できる材料、すなわち誘電率の高い（High-k）材料を利用する必要がある。プロセスでの改良研究はいかに誘電率の低い、あるいは高い絶縁膜を作るかに絞られている。

出典:wikipedia